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# 试验数据链路帧监测器
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语言：SystemVerilog 2012
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## 项目目标
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对试验设备低速数据链路帧进行边界识别、长度限制、奇偶校验和错误统计，阻断损坏帧进入后续分析
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## 模块
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- 帧状态机：识别起始、载荷和结束
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- 奇偶累积：逐字节校验
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- 错误计数：分类统计长度与校验错误
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- 顶层连接：输出帧有效脉冲
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## 构建或运行
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`iverilog -g2012 -s frame_monitor -o monitor.vvp rtl/frame_types.sv rtl/parity_accumulator.sv rtl/error_counters.sv rtl/frame_monitor.sv`
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## 验收重点
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仿真有效帧、短帧、超长帧和奇偶错误帧；仅有效帧产生完成脉冲，各错误计数独立增长
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## 文件
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- `rtl/frame_types.sv`
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- `rtl/parity_accumulator.sv`
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- `rtl/error_counters.sv`
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- `rtl/frame_monitor.sv`
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