# 试验数据链路帧监测器

语言：SystemVerilog 2012

## 项目目标

对试验设备低速数据链路帧进行边界识别、长度限制、奇偶校验和错误统计，阻断损坏帧进入后续分析

## 模块

- 帧状态机：识别起始、载荷和结束
- 奇偶累积：逐字节校验
- 错误计数：分类统计长度与校验错误
- 顶层连接：输出帧有效脉冲

## 构建或运行

`iverilog -g2012 -s frame_monitor -o monitor.vvp rtl/frame_types.sv rtl/parity_accumulator.sv rtl/error_counters.sv rtl/frame_monitor.sv`

## 验收重点

仿真有效帧、短帧、超长帧和奇偶错误帧；仅有效帧产生完成脉冲，各错误计数独立增长

## 文件

- `rtl/frame_types.sv`
- `rtl/parity_accumulator.sv`
- `rtl/error_counters.sv`
- `rtl/frame_monitor.sv`